2008/10/14,SFP+是應用于10Gbit/s以太網和8.5Gbit/s光纖通道系統(tǒng)的最新型可插拔光模塊。這種模塊的設計目的是通過更小的體積和更低的成本，提供更高的接入密度，最終提高用戶接入容量。
    半導體和模塊廠商已經開始提供可以用于一部分系統(tǒng)架構的SFP+產品。本文就將介紹這些產品，并深入探討它們能為SFP+帶來哪些優(yōu)勢。

    SFP+的結構

    圖1 顯示了應用于光纖通道和以太網的典型SFP+模塊結構框圖。其中，前兩種結構正在標準化。第一種是限幅結構，它與現(xiàn)有的SFP模塊最接近，由一個激光器、TOSA、ROSA和一個限幅放大器構成。第二種是線性結構，它主要用于采用多模光纖的10Gbit/s長距離以太網連接，因此要求具備線性光接收能力。第三種結構為同步結構，它與SFP+完全兼容，目前尚未標準化。這種結構在發(fā)射和/或接收路徑上集成了CDR功能，解決了大多數高速系統(tǒng)存在的信號失真問題。
               
          圖：1．  SFP+模塊的結構包括a)限幅、b)線性和c)同步結構

    一種是限幅結構，它與現(xiàn)有的SFP模塊最接近，由一個激光器、TOSA、ROSA和一個限幅放大器構成。第二種是線性結構，它主要用于采用多模光纖的10Gbit/s長距離以太網連接，因此要求具備線性光接收能力。第三種結構為同步結構，它與SFP+完全兼容，目前尚未標準化。這種結構在發(fā)射和/或接收路徑上集成了CDR功能，解決了大多數高速系統(tǒng)存在的信號失真問題。
    目前10Gbit/s模塊（包括300pin、XENPAK、XPAK、X2、XFP）的主板設計對光鏈路性能基本不存在影響，因此與物理層的兼容性比較好。然而，系統(tǒng)、模塊和IC的相互作用影響了兼容性，導致目前SFP+的設計存在諸多新挑戰(zhàn)。將1/0判別放在模塊之外的線性結構并不適合SFP+，而同步結構的設計相對容易些。

發(fā)射端的考慮

    由于IEEE和光纖通道標準對光接口的要求非常嚴格，同時線性和限幅結構的發(fā)射端未對定時抖動進行校準，所以這兩種SFP+模塊都需要極高質量的ASIC/SerDes發(fā)射器。SFP+規(guī)范還沒有對ASIC/SerDes的抖動性能提出要求，而只給出了B點的抖動限值。這就給系統(tǒng)制造商和ASIC/SerDes提供商帶來了很大的設計挑戰(zhàn)，必須在不同的生產（IC封裝和PCB組裝）和使用環(huán)境（溫度、電壓、濕度等）中保證其性能。
    B接口處的抖動分配到主板和IC上，要求很小的抖動，這大大提高了此處的設計難度。目前的SFP+設計草稿允許最大0.1UIpp（即10.3125Gbit/s時9.7皮秒）的數據相關性抖動（DDJ）和0.055UIpp（即10.3125Gbit/s時5.3皮秒）的脈寬收縮（PWS）。這個要求與SONET/SDH系統(tǒng)對抖動的要求非常相近。SONET/SDH的抖動要求是0.1UIpp，而它的物理層根本無法達到以太網或光纖通道那么低的成本。
    保證如此高的抗抖動能力必須考慮統(tǒng)計分析和信道間保護，而且必須把所有可能產生抖動的因素都要考慮在內。圖2所示為改良后的模型，標注了可能產生抖動的幾個因素。每種因素都會影響非同步型SFP+的制造成本。
             
       圖2．幾種不同因素造成的抖動共同構成了整個模塊的抖動
    它們包括：1）ASIC/SerDes輸出抖動（包括半導體性能、IC封裝等）；2）ASIC/SerDes預加重；3）由其它因素（包括溫度、濕度、制造等）導致的SFI通道損失；4）SFI通道回損；5）串擾，可能導致脈寬收縮
    由于本征抖動是一個矢量（有相位信息），上面提到產生抖動的因素同時作用時，可能會比在實驗室中分別測量到的抖動之和小。這是不同相位的抖動相互抵消所致。但是，這種相互抵消的效果在IC/系統(tǒng)制造環(huán)境中根本無法控制，因此也不可能用于解決抖動問題。而且，一旦SFP+模塊插上使用，現(xiàn)場的環(huán)境還會產生不確定影響。因此必須考慮峰峰值的算術和，而且模塊制造商還必須考慮所有可能產生抖動的因素，保證輸出在允許范圍之內。
    為了解決抖動問題，一些半導體制造商已經設計出專用的轉發(fā)IC，可以減小10Gbit/s串行ASIC電路對抖動的要求。這種IC與ASIC相比，幫助SFI接口提高了設計的靈活性。當然，它并不能完全解決抖動問題。主板、SFI轉發(fā)器和光模塊之間的相互影響決定了模塊的兼容性。如果將轉發(fā)器置于激光器驅動電路的右側，它們之間的SFI接口就會一直產生更多的抖動。
    如果在SFP+發(fā)射端增加一個時鐘和數據恢復器（CDR），以上主板和模塊的設計問題就會得到極大的簡化。這個CDR可以重置模塊內的抖動預算，消除發(fā)射端ASIC和模塊之間的轉發(fā)IC，從而極大地減少ASIC對抖動性能的要求。
    這樣就產生了如圖3所示的同步結構。雖然增加CDR同時也會增加SFP+模塊的功率消耗，但是總功率還是會滿足1W的功率要求。CDR將光模塊的抖動重置，提供了高性能的主板和模塊接口。我們可以預見，CDR的加入會逐漸降低開發(fā)、測試和制造的成本，保證SFP+提供與X2/XFP一致的性能和靈活性。
                    
         圖3．  在發(fā)射端插入轉發(fā)器或CDR，可以重置整個模塊的抖動預算

接收端的考慮

    在接收端，SFP+同步、限幅和線性結構之間的差別非常明顯。在限幅結構中，二進制1/0根據信號強度判決，而不是根據時間判決，這導致波形變成平頂，而光電轉換后信號的抖動仍然沒有消除。光纖通道和以太網中限幅結構輸出抖動規(guī)范暫定的限值分別是0.71UIpp和0.7UIpp。
    另外，限幅結構除了以上提到的抖動因素外，還有一種特殊的抖動，即PWS。一個窄信號通過損耗介質傳播，受到衰減時就會產生這種抖動。這就要求電路具備足夠的帶寬以恢復接收到的信號。
    圖4說明了8.5Gbit/s光纖通道系統(tǒng)的PWS問題。圖中顯示，發(fā)生脈寬收縮時，SFP+接收端必須能夠接收相當于13.3Gbit/s的信號，然后從主通道傳輸到ASIC，再作恢復。
                   
                     圖4．  脈寬壓縮給設計帶來諸多挑戰(zhàn)

    由于13.3Gbit/s信號經過SFI通道后會劣化，而且會產生附加的本征抖動和隨機抖動，因此會對ASIC芯片帶來不利影響。雖然ASIC一般都會設計有補償SFI的均衡器，但是速率過高時它并不能完全補償抖動。這種有缺陷的補償方式會減小誤碼性能的冗余。如果將限幅結構直接應用到10Gbit/s以太網中，由于比8.5Gbit/s光纖通道的傳輸速率更高、距離更長，它遇到的問題就會更嚴重。
    對于具備同步能力的接收端，上述的PWS根本不會造成任何問題。圖5顯示，在接收端增加CDR功能，PWS將得到有效抑制，導致SFP+的抖動從0.7UIpp降低到0.25UIpp。當然，CDR會消耗一部分功率，但是只要在接收端集成一個限幅放大器，就可以滿足SFP+的1W功率要求。
           
                 
             圖5.在接收端加入CDR，有助于解決PWS帶來的問題

    這樣一來，帶CDR功能的SFP+模塊可以保證主板上PCB到ASIC信號的低抖動與高速性能。系統(tǒng)設計師只需要設計穩(wěn)定清晰的模塊輸出，確保通過強度和相位進行1/0判別的準確性，保證物理層的標準兼容性即可。而且，這種架構有助于最大化主板集成度，成功地解決了主板與模塊接口的標準兼容問題。
    最后一種接收接口的輸入始終是線性的，因此被稱為線性接口。這種接口的線性特性有助于主板上的電色散補償（EDC）電路恢復高衰落信號。由于10Gbit/s以太網LRM應用的傳輸距離非常長，光信號經過此種多模光纖衰耗的很厲害，所以線性接口非常適合于此種場合。線性結構的接收眼圖可以完全關閉，導致抖動測量無法進行。最近人們提出了一種適用于線性接口的測試方法，它利用了LRM的相對噪聲（RN）或波形失真損失（WDP）。
    由于在此種接口中，1/0判決并非完全在模塊中完成，所以相當于將大部分兼容要求轉移到了主板上。事實上，它要求接收路徑在整個使用過程中保持非常好的線性能力。然而即使在最優(yōu)的情況下，串擾和SFI/模塊信號的反射損失都會影響線性性能。即使將EDC芯片從模塊內移到主板上，這種線性接口的性能也很難滿足規(guī)范要求。而且它的增益比限幅結構小，導致輸出功率小，信號難以恢復。
    當然，仔細設計的EDC可以補償LRM損耗。盡管EDC會增加功率消耗和物理層的成本，但線性接口還是可以應用于接收鏈路的。

總結

    本文談到的三種結構都存在成本、功率和性能問題。附表對比總結了這三種結構的可能成本和支持的鏈路類型。

          

     系統(tǒng)、模塊和IC設計者已經為高速光通信市場提供了不同的SFP+結構。根據應用的性能和成本要求，人們可以選擇不同的結構。穩(wěn)固的物理層設計保證了器件可以滿足不同使用場合的要求，而且系統(tǒng)設計師不需要考慮與物理層的兼容問題和可插拔的互操作性，可以靈活地將其應用到板卡設計中。




來源：光波通信